Error (10170): Verilog HDL syntax error at Verilog1.v(10) ne

来源：学生作业帮编辑：神马作文网作业帮分类：综合作业时间：2024/09/22 17:32:01

Error (10170): Verilog HDL syntax error at Verilog1.v(10) near text "["; expecting ";",
always @(iSW or temp)
begin
case(iSW[0])
'b0:[31:0]temp=[32:1]iSW^'b0;
'b1:[31:0]temp=[32:1]iSW^'b1;
default:[31:0]temp=[32:1]iSW;
endcase
end
错误处代码如上,本人初学者,提问前已经上网找答案半小时了,怎么检查都检查不出来,求指导.

问问题之前能自己先想一下很好.
提示第10行发生了错误,具体是哪一行?
“[32:1]iSW”是什么意思?
这些代码是你自己写的吗?
还有,“'b0”这种写法不对,应该是例如“1'b0”这种格式.
再问：这个位置就是错误代码的位置，点过了，[32:1]iSW是输入啊，代码自己写的，'b表示二进制啊，会自动从左侧补全到32位的吧的吧
再答：没有这种写法，你把语法先好好看一下吧。

Error (10170): Verilog HDL syntax error at Verilog1.v(10) ne Error (10170):Verilog HDL syntax error at Verilog1.v(2) near Error (10170):Verilog HDL syntax error at ***.v(222) near te Error (10170):Verilog HDL syntax error at mpeg2_ts_tb.v(1) n Error (10228):Verilog HDL error at top.v(1):module "top" can Error (10278):Verilog HDL Port Declaration error at led_disp Verilog HDL错误Error (10110) syntax error at line ERROR:syntax error, unexpected '=', expecting ')' Error (10500):VHDL syntax error at bijiao.vhd(26) near text Error (10500): VHDL syntax error at cj200.vhd(17) near text Error (10500):VHDL syntax error at cqg.vhd(31) near text ":=