请教VHDL 语言 if lock='1'and lock 'event then regl

请教VHDL 语言 if lock='1'and lock 'event then regl VHDL语言中,写了 if CLK'EVENT and CLK='0' then程序,但是为什么一直都报错? vhdl if ((player1'event and player1='1' ) or( player3'event clk‘event and clk=’1‘ VHDL lock and IF A'EVENT AND A='1'THEN是什么意思? If(clk'event and clk='1') then lock VHDL中,在process中的if(clk'event and clk='1')语句之间是并行进行的么? 英语翻译1.open the lock,pull out the shackle(1)and turn 90°,then VHDL 语言中 将CLK 频率 改变 语句怎么写process(Clk) begin if(Clk'event and vhdl语言里=>是啥意思啊?比如这个语句： if (RST_N = '0') then ADCDAT(15 downt