请问如下程序是Verilog 还是VHDL语言写的.
来源:学生作业帮 编辑:神马作文网作业帮 分类:综合作业 时间:2024/10/05 08:32:29
请问如下程序是Verilog 还是VHDL语言写的.
PARAMETERS
(
WIDTH = 4,
DEPTH = 0
);
SUBDESIGN altshift
(
data[(WIDTH - 1)..0] :INPUT;
clock :INPUT = GND;
aclr :INPUT = GND;
clken :INPUT = VCC;
result[(WIDTH - 1) ..0] :OUTPUT;
)
VARIABLE
IF DEPTH > 0 GENERATE
points[(DEPTH - 1)..0][(WIDTH - 1)..0] :DFFE;
END GENERATE;
BEGIN
IF DEPTH == 0 GENERATE
result[] = data[];
ELSE GENERATE
points[][].clk = clock;
points[][].clrn = aclr;
IF USED(clken) GENERATE
points[][].ena = clken;
END GENERATE;
points[0][].d = data[];
IF DEPTH > 1 GENERATE
FOR row IN 1 TO DEPTH - 1 GENERATE
points[row][].d = points[row - 1][].q;
END GENERATE;
END GENERATE;
result[] = points[DEPTH - 1][].q;
END GENERATE;
IF USED(result) GENERATE
result[] = GND;
END GENERATE;
END;
PARAMETERS
(
WIDTH = 4,
DEPTH = 0
);
SUBDESIGN altshift
(
data[(WIDTH - 1)..0] :INPUT;
clock :INPUT = GND;
aclr :INPUT = GND;
clken :INPUT = VCC;
result[(WIDTH - 1) ..0] :OUTPUT;
)
VARIABLE
IF DEPTH > 0 GENERATE
points[(DEPTH - 1)..0][(WIDTH - 1)..0] :DFFE;
END GENERATE;
BEGIN
IF DEPTH == 0 GENERATE
result[] = data[];
ELSE GENERATE
points[][].clk = clock;
points[][].clrn = aclr;
IF USED(clken) GENERATE
points[][].ena = clken;
END GENERATE;
points[0][].d = data[];
IF DEPTH > 1 GENERATE
FOR row IN 1 TO DEPTH - 1 GENERATE
points[row][].d = points[row - 1][].q;
END GENERATE;
END GENERATE;
result[] = points[DEPTH - 1][].q;
END GENERATE;
IF USED(result) GENERATE
result[] = GND;
END GENERATE;
END;
AHDL写的...
用VHDL语言编写下列题目要求的程序.
vhdl伪随机数求用vhdL语言编写一段产生1-7随机数字的程序
英语翻译请既懂英语又懂点儿verilog或vhdl语言的高手帮忙翻译一下以下内容:CAUSE:In a conditio
请问VHDL语言里的For循环有什么作用,描述的是怎么样的电路?
请verilog的高手求助!帮帮新手写个程序!
跪求一个利用VHDL语言设计一个4位向量乘法器的程序
有关verilog HDL语言的
英语翻译这是maxplusⅡ中vhdl语言程序中检查之后出现的一句话,我所有的编程都正确,可是却都出现这句话,
VHDL语言中,写了 if CLK'EVENT and CLK='0' then程序,但是为什么一直都报错?
Verilog HDL的一个程序是什么意思?
用verilog代码编写下面的程序
请问这是用什么语言写的程序啊