神马作文网Verilog 语法问题请求教!紧急~
来源：学生作业帮 编辑：神马作文网作业帮 分类：综合作业 时间：2024/09/29 08:22:44
Verilog 语法问题请求教!紧急~
not #2
XODD (Odd,Even) 不是一个时延吗?延长两个时间单位.
not #2
XODD (Odd,Even) 不是一个时延吗?延长两个时间单位.
表示例化一个反相器,从输入到输出延迟2个时间单位.
再问： 那这端程序的意思是： reg so, co; always @ (a, b, so, co) begin case ({a, b}) 0 : begin so = 0 ; co = 1'b0 ; end 1 : begin so = 1 ; co = 1'b0 ; end 2 : begin so = 1 ; co = 1'b0 ; end 3 : begin so = 0 ; co = 1'b1 ; end default : begin so = 0 ;co = 0; end endcase end
再答： 语法有错误：输出信号不应该放在敏感表里面。
再问： 那这端程序的意思是： reg so, co; always @ (a, b, so, co) begin case ({a, b}) 0 : begin so = 0 ; co = 1'b0 ; end 1 : begin so = 1 ; co = 1'b0 ; end 2 : begin so = 1 ; co = 1'b0 ; end 3 : begin so = 0 ; co = 1'b1 ; end default : begin so = 0 ;co = 0; end endcase end
再答： 语法有错误：输出信号不应该放在敏感表里面。