神马作文网用VHDL设计一个2分频、3分频、16分频信号的分频电路,一个时钟输入,一个分频后的时钟信号输出,控制输出
来源：学生作业帮 编辑：神马作文网作业帮 分类：综合作业 时间：2024/11/13 01:38:51
用VHDL设计一个2分频、3分频、16分频信号的分频电路,一个时钟输入,一个分频后的时钟信号输出,控制输出
感激万分
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library ieee;
use ieee.std_logic_1164.all;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity fenpin is
port(
clk_in :in std_logic;---------input clk 50MHz
clk_2 :out std_logic;
clk_3 :out std_logic;
clk_16:out std_logic);-------输出clk
end fenpin;
architecture behav of fenpin is
signal cnt2 :natural range from 0 to 2;
signal cnt3 :natural range from 0 to 3;
signal cnt16:natural range from 0 to 16;
begin
process(clk_in)
begin
if clk_in'event and clk_in='1' then
if cnt2 = 1 then
cnt2
use ieee.std_logic_1164.all;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity fenpin is
port(
clk_in :in std_logic;---------input clk 50MHz
clk_2 :out std_logic;
clk_3 :out std_logic;
clk_16:out std_logic);-------输出clk
end fenpin;
architecture behav of fenpin is
signal cnt2 :natural range from 0 to 2;
signal cnt3 :natural range from 0 to 3;
signal cnt16:natural range from 0 to 16;
begin
process(clk_in)
begin
if clk_in'event and clk_in='1' then
if cnt2 = 1 then
cnt2
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