神马作文网用VHDL语言 设计4位序列检测器,当检测到“0110”时输出1,否则输出0.
来源：学生作业帮 编辑：神马作文网作业帮 分类：综合作业 时间：2024/11/12 04:26:03
用VHDL语言 设计4位序列检测器,当检测到“0110”时输出1,否则输出0.
需要设计一个4位的串入并出移位寄存器和一个4位的二进制数值比较器：
LIBRARY IEEE;
USE IEEE.std_logic_1164.ALL;
ENTITY detector IS
GENERIC(m:std_logic_vector(3 downto 0):="0110");
PORT(clk,clr,s_in:IN std_logic; equal:OUT std_logic);
END detector;
ARCHITECTURE behavioral OF detecor IS
SIGNAL p:std_logic_vector(3 DOWNTO 0);
BEGIN
PROCESS(clk,clr)
BEGIN
IF clr='0' THEN
p<=(OTHERS => '0');
ELSIF rising_edge(clk) THEN
p <= s_in&p(3 DOWNTO 1);
END IF;
END PROCESS;
PROCESS(p)
BEGIN
IF p=m THEN
equal <='1';
ELSE
equal <='0';
END IF;
END PROCESS;
END behavioral;
仿真图如下：
再问： ���״̬ͼ�Ҳ�̫�������ܴ�Ž�������
再答： ���Ƿ���ͼ������״̬ͼ�� s_in�Ǽ�����Ĵ���������ˣ�����Ĵ������ǡ�010101011001010������15ns��ʼ������clr�ź���ǰ10nsΪ��Ч������5ns����clk�ź�������û������⣩��ÿ��10ns���һ�Σ���95ns�����ո����������4λ������ǡ���ǡ�0110������������ź�equalΪ�ߵ�ƽ����105ns����������һ����0����4λ�������ɡ�1100�����������ź�equal��Ϊ�͵�ƽ�� �ӷ���ͼ���Կ�������������Ϊ��0110��ʱ������ź�equalΪ�ߵ�ƽ���������Ŀ�ꡣ
再问： лл�� ����Ҫ������ �е���
再答： ������лл���ɡ�
LIBRARY IEEE;
USE IEEE.std_logic_1164.ALL;
ENTITY detector IS
GENERIC(m:std_logic_vector(3 downto 0):="0110");
PORT(clk,clr,s_in:IN std_logic; equal:OUT std_logic);
END detector;
ARCHITECTURE behavioral OF detecor IS
SIGNAL p:std_logic_vector(3 DOWNTO 0);
BEGIN
PROCESS(clk,clr)
BEGIN
IF clr='0' THEN
p<=(OTHERS => '0');
ELSIF rising_edge(clk) THEN
p <= s_in&p(3 DOWNTO 1);
END IF;
END PROCESS;
PROCESS(p)
BEGIN
IF p=m THEN
equal <='1';
ELSE
equal <='0';
END IF;
END PROCESS;
END behavioral;
仿真图如下：
再问： ���״̬ͼ�Ҳ�̫�������ܴ�Ž�������
再答： ���Ƿ���ͼ������״̬ͼ�� s_in�Ǽ�����Ĵ���������ˣ�����Ĵ������ǡ�010101011001010������15ns��ʼ������clr�ź���ǰ10nsΪ��Ч������5ns����clk�ź�������û������⣩��ÿ��10ns���һ�Σ���95ns�����ո����������4λ������ǡ���ǡ�0110������������ź�equalΪ�ߵ�ƽ����105ns����������һ����0����4λ�������ɡ�1100�����������ź�equal��Ϊ�͵�ƽ�� �ӷ���ͼ���Կ�������������Ϊ��0110��ʱ������ź�equalΪ�ߵ�ƽ���������Ŀ�ꡣ
再问： лл�� ����Ҫ������ �е���
再答： ������лл���ɡ�
输入一个3位二进制数,当这个而金属中有偶个1时,电路输入1否则输出0.试设计组合逻辑电路,门电路.
试用二输入与非门和反相器设计一个4位的奇偶校验器,当输入变量中有偶数个1是输出1,否则为0.
同步时序逻辑电路设计有同步时序电路w,当且仅当输入序列中出现1100的时候,输出1 否则输出0.电路由ABCD四种状态,
设计一个码检验电路,当输入的四位二进制数a、b、c、d为8421bcd码时,输出y为1,否则y为0.
选择合适的门电路设计一个检测电路,检测4位二进制码中“1”的个数是否为偶数.若为偶数个“1”,则输出为0,否则为1.
急：用八选一数据选择器74LS151设计一个8421BCD非法码组检测电路,当输入为非法码组时,输出为1,否则为零
设计一个码检验电路,当输入的四位二进制数A、B、C、D为2421BCD码时,输出Y为1,否则为0.写出设计步骤
电工学下册,用逻辑电路设计一个两位奇偶校验器,当两位数中有奇数个“1"输出为”1“否则为”0“ 还有一题,设计一个双路警
设计一个组合电路,当输入8421BCD码(B3B2B1B0)的数值为0,2,4,6时,输出Y为1,否则输出Y为0,写出Y
设计一个`四舍五入'电路.该电路输入为1位十进制数的8421码,当其值大于走等于5时,输出F的值为1,否则F的值为O.求
设计一个“素数判别”电路.该电路输入为1位十进制数的8421码,当其为素数时,输出F=1,否则F=0,要求：①
急,设计一个手动启动限时工作的110编码检测电路.检测到110时输出LED亮,用1N4148,9013,发光二极管,